华为：CPU大核频率预计2031年破5GHz 韬定律引领未来

在2026年的国际电路系统研讨会上，华为何庭波发表了题为“半导体新路径探索与实践”的主旨演讲，并提出了指导半导体产业发展的新原则——韬(τ)定律。这一原则主张以“时间(τ)缩微”替代传统的“几何缩微”，通过逻辑折叠等创新技术，压缩信号传播时延，提升晶体管密度，推动半导体和电子系统的持续演进。

近年来，主导半导体产业多年的摩尔定律遭遇物理极限和经济效益的双重挑战。晶体管几何缩微放缓以及成本红利消退等问题日益凸显，寻找新的可持续发展路径成为全球半导体行业的共同任务。韬(τ)定律为此提供了一种解决方案。

华为提出的核心技术之一是“逻辑折叠(LogicFolding)”，并以此构建了从器件到系统的多层级协同优化体系，目标在于系统性地降低时间常数τ，从而提高性能、能效及晶体管密度。具体来说，在器件层面，通过优化晶体管和互连电阻及寄生电容来缩小时间常数；在电路层面，则利用逻辑折叠技术突破传统布局限制，缩短关键路径长度，减少信号传播阻力；芯片设计方面，采用全栈软硬芯协同设计策略，增强系统级并行处理能力和效率；系统层面上，引入灵衢总线重新定义计算系统互联协议，降低了通信延迟。

何庭波还介绍了华为如何将韬(τ)定律应用于智能手机和AI计算领域。自该理论提出以来，华为已经基于此成功开发并量产了381款芯片，满足了广泛行业需求。特别是计划于2026年秋季发布的麒麟芯片，将首次采用逻辑折叠技术，预计其性能将有显著提升。预计至2031年，按照韬(τ)定律开发的高端芯片将达到1.4纳米制程水平的晶体管密度。

展望未来，何庭波强调开放合作的重要性。他认为，在半导体产业的发展道路上，没有任何一家企业能够独立完成所有工作。他呼吁全球科学家、工程师及产业伙伴携手合作，共同促进半导体与电子产业的进步。